Главная Финансы деньги и налоги Философия Физика и энергетика Управление Схемотехника Стратегический менеджмент Статистика Соцобеспечение Семейное право Программирование компьютеры и кибернетика Охрана окружающей среды экология Основы права Медицина Криминалистика и криминология Коммуникации и связь Кибернетика Качество упр-е качеством КСЕ Информатика ВТ телекоммуникации Журналистика Государство и право Биографии Банковское дело Карта сайта	Рефераты. Техническая диагностика средств вычислительной техники	20,0	106	1200
80486SX	168	33	32/32	16,5	-	1185
80486DX2	168	50/66	32/32	54	-	1300
Pentium	273 и более	>100	32/64	>112	>528	3100 и более

 

Контрольные вопросы.

1. В чем состоят особенности архитектуры CISC микропроцессора?

2. В чем достоинства и недостатки архитектуры RISC?

3. Какая архитектура микропроцессора свободна от недостатков CISC и RISC?

4. Как работает система с архитектурой MISC?

5. В чем особенности однокристальных микропроцессоров?

6. Что такое однокристальная микро-ЭВМ?

6. В чем достоинства секционных микропроцессоров?

8. Какую разрядность адреса/данных имеют микропроцессоры i386, i486?

9 В чем основное отличие микропроцессоров типа "Pentium"?

1.4.3.2). Структурная схема и функциональный набор сигналов управления CPU i386.

Структурная схема микропроцессора i386 приведена на рисунке 1.4.

         сигналы                    сигналы
     адресов и данных:          управления шиной:

 /BE[3/0] A[31/02] D[31/00]  W/R#, D/C#, M/IO#,/LOCK
    ^        /\       /\      /ADS,/NA,/BS16,/READY
    │        ││       ││                ^
    │        ││       ││                │      ┌─────────────┐
 ┌──┴────────┴┴───────┴┴────────────────┴──┐   │    P U      │
 │                                         │──>├─────────────┤
 │                B I U                    │   │   очередь   │
 │                                         │   │ команд 16б  │
 └──────────────────────────┬──────────────┘   └──────┬──────┘
                            │                  ┌──────┴──────┐
┌ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ │ ─ ─ ─ ─┐         │    I D U    │
┌────────────────────┐    │                  ├─────────────┤
│ │    ┌──────────────┐│    │<───────│────────>│ очередь МкК ├──┐
  │PAG │КЭШ стр.дескр.││<───┤                  │  31x100 бит │  │
│ │    └──────────────┘│    │        │         └─────────────┘  │
└───────────┬────────┘    │                  ┌──────────────┐ │
│             │             │<───────│────────>│     E U      │ │
┌────┴─────────────┴───┐              ├──────────────┤ │
│        │    ┌────────────────┐│    │         │┌────────────┐│ │
   MMU   │ SU │ КЭШ сегм. дескр.│              ││файл 32р Рг ││ │
│        │    └────────────────┘│    │         │└────────────┘│ │
└──────────────────┬───┘              │┌────────────┐│ │
└ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ │ ─ ─ ─ ─┘         ││  А Л У 32р ││ │
┌──────────────┐       │                  │└────────────┘│ │
     │ устройство   │<──────┴─────────────────>│┌────────────┐│ │
     │ защиты памяти│                          ││сдвигат. 64р││ │
└──────────────┘                          │└────────────┘│ │
                    микрооперации              └──────────────┘ │
                   ^  ^  ^  ^  ^  ^                             │
┌────────────┴──┴──┴──┴──┴──┴────────────┐                │
      │        управление микропроцессором     │<───────────────┘
└──────────────────────────────────────┬─┘
       ^    ^    ^    ^    ^    ^        ^   │
       │    │    │    │    │    │        │   │
     PE REQ │ /ERROR  │   NMI   │        │   v
          /BUSY    /RESET     INTR     HOLD HLDA
└─────────────────────────────┘  └─────────┘

           сигналы управления            сигналы
            микропроцессором            арбитража

Рисунок 1.4. Структурная схема микропроцессора i386.

*) Термин ДЕСКРИПТОР в блоке MMU означает ключевое слово, описатель адреса страницы или сегмента и содержит физический адрес – эквивалент логического (математического) адреса в команде.

Описание функций блоков микропроцессора.

1. BIU (Bus Interface Unit) – устройство сопряжения с шиной. Системная шина осуществляет обмен информацией между CPU и подсистемами ВС.

2. PU (Prefetch Unit) – устройство предварительной выборки команд, представлено узлом управления конвейером команд и 16-битовым стеком команд дисциплины FIFO (First Input – First Output: первым пришел – первым вышел).

3. IDU (Instruction Decode Unit) – устройство декодирования команд, состоит из:

Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51