Организация блоков памяти больших объемов.
Большие блоки памяти организуются в виде модулей (печатная плата), которых может быть несколько. Каждый модуль может подключаться к системной либо резидентной шине и имеет следующую внутреннюю организацию:

|RAS |CAS |W/R |D |Выход В |Режим работы |
|1 |1 |0 |0 | | Нет обращения |
|1 |0 |0 |0 |3-е состояние | |
|0 |1 |0 |0 | |Регенерация микр-мы |
|0 |0 |0 |0 | |Запись информации |
|0 |0 |1 |0 |0 или 1 |Чтение информации |

ДША – предусматривается для каждого блока памяти. Контроллер:
К1810ВТ02 (ВТ03). Совместно с микропроцессором используются микросхемы динамической ОЗУ серии К565. Запись информации в микросхемы ОЗУ выполняется в соответствии со следующей диаграммой:

1-й такт – записывается код адреса строки, которая стробируется сигналом
RAS, во втором такте записывается код адреса столбца сигналом CAS, а также происходит процедура записи/чтения R/W. Такая двухсторонняя процедура записи информации экономит адресные выходы микросхем ОЗУ.
Мультиплексирование адресных линий и двухступенчатая процедура обмена позволила сэкономить количество выводов на микросхемах ОЗУ.

Способы дешифрации адреса.
Способ дешифрации адреса зависит от объемов ОЗУ и ПЗУ, количества и типа устройств ввода/вывода. При проектировании микропроцессорной системы используются следующие способы дешифрации адреса:

1) линейный выбор. Самый простой способ, не использующий логику дешифрации адреса. Технически реализуется следующим образом: любая линия ША используется как сигнал выборки кристаллов. Пример реализации:

Способ используется при подключении малых объемов памяти. Недостатком является большая потеря области адресного пространства;
2) дешифрация с помощью логического компаратора. Простой и очень гибкий способ дешифрации адреса. В этом случае логический компаратор устанавливается на каждую печатную плату, с помощью перемычек устанавливается адрес каждой печатной платы. При совпадении кода задаваемого перемычками с кодом установленном на соответствующих адресных линиях, формируется сигнал выборки кристаллов. Технически логический компаратор может быть выполнен на схемах совпадения.

3) дешифрация с помощью комбинаторной логики. В этом случае для формирования сигналов выборки кристалла используется логические элементы:

Сигнал выборки кристалла формируется, если А14=1, а А15=0.
Данная схема позволяет оьратиться по адресам 4000 – 7FFF. Недостатком является жесткая логика.

3) Дешифрация адреса с помощью дешифратора. В этом случае выбирается одна из 2n возможных комбинационных входных сигналов, где n-количество входов, подключенных к дешифратору.

Микросхема К1810ВТ3 – контроллер управления динамической памятью.

X0,X1- входы для подключения кварцевого резонатора для выработки сигналов регенерации памяти. Либо к X1 можно подключить CLK. AL0-AL7;

AH0-AH7 – адрессные входы для выборки ячейки памяти внутри памяти.

WR,RD/S1 – сигналы системной записи/чтения.

B0,B1 – входы дешифратора (выборка банков памяти).

PCS – вход выборки кристалла контроллера.

OUT0-OUT7 – мультиплексированные выходы выбора адрессов строк и столбцов.

WE – сигнал считывания памяти.
CAS – RAS2 – сигналы управления микросхемами динамической памяти.
XACK – ответ памяти на сигналы обращения к ней.
SACK – готовность памяти.

Пример подключения управления динамической памятью объемом 512 Кбайт показан на рисунке:

Обмен информацией с внешними устройствами.
1) организация ввода/вывода. Обмен информацией между микропрцессором и внешними устройствами выполняется 2-мя способами: использование адресного пространства в/в; использование общего с памятью адрессного пространства.
Техническая реализация 1-го способа предусматривает разделение всей области адресного пространства на память и адреса внешних устройств. Обмен данными между микропрцессором и внешними устройствами выполняется по коммандам IN и OUT. Для аппаратной идентификации адрессного пространства в/в используется сигнал M/IO=0. При работе микропроцессора в минимальном режиме системные сигналы управления вводом/выводом могут быть получены с помощью логических элементов:

При работе микропроцессора в максимальном режиме системные комманды ввода/вывода вырабатывает системный контроллер К1810ВГ88. Комманды ввода/вывода реализуют 2 типа адрессации:

1) прямая адрессация, в этом случае код адресса порта указывается во втором байте комманды. Этот вид адрессации обеспечивает обращение к

256 портам в/в;

2) косвенная адрессация, в этом случае вовтором байте комманды указывается регистр DX и поскольку он 16-ти разрядный, то можно организовать 65536 внешних устройств. При такой адрессации в/в под адрессацию портов отводится один сегмент памяти. При втором способе адрессации внешние устройства находятся в общем адрессном пространстве с памятью. Поэтому в этом случае обращение к ним может быть выполнено как к обычным ячейкам памяти. Длявыполнения операций в/в кроме комманд

IN и OUT могут быть использованы любые комманды пересылки. Второй способ имеет большие функциональные возможности. В нем может быть организована с помощью специальных комманд пересылка данных междк ЦП и внешними устройствами, между внешними умтройствами и памятью.

Колличество подключаемых внешних устройств до 1Мб.

В прстейшем случае в минимальном режиме для обращения к внешним устройствам могут быть использованы системные сигналы MEMR, MEMW, которые получаются из сигналов МП WR и RD:

При обмене данными МП передает по ШД либо все слово (16 бит), либо младший байт. Чтобы байт был передан за один цикл системной синхронизации нужно, чтобы адресс внешнего устройства был четным. Также внешние устройства должны подключаться к младшему байту ШД. Для идентификации раздельного подключения внешних устройств к младшему либо старшему байту данных используются сигналы А0 и BHE. Состояние этих сигналов указано в таблице(см.ВМ86).

Подключение внешних устройств к системной магистрали.

При подключении внешних устройств возникает проблема согласования 8- ми битной ШД внешнего устройства с 16-ти битной ШД микропроцессора. Данная задача решается 2-мя способами:
1) внешнее устройство подключается либо к старшему, либо к младшему байту
ШД. Для идентификации внешнего устройства (CS) используются сигналы A0 и
BHE.

Второй способ заключается в преобразовании 16-ти разрядной шины данных в 8- ми разрядную. Для этой цели можно использовать 2 регистра-защелки (К1810,
ИР82/Ир83).

Эта схема включения работает в режиме в/в с отображением на память.
Передаваемая и принимаемая информация может распределяться как по четным, иак и по нечетным адресам. Длинна пересылки данных определяют сигналы А0 и
BHE.

Программируемый парралельный интерфейс.

Микросхемы данного типа не входят в состав конкретных микропроцессор- ных комплектов.

8225

Обычно для обмена данными используются 8 линий порта А или порта B. Для выраьотки управляющих сигналов обычно используется порт С. Режим работы схемы определяется управляющим словом, которое заносится в ее внутренний регистр при инициализации системы. При этом допускается прграммирование нескольких режимов работы:

- весь порт работает на вывод информации

- весь порт работает на ввод информации

- отдельные на ввод, отдельные на вывод.

Назначене линий :

D0-D7 - входы для подключения к резидентной или системной шине.

A0,A1 - входы выбора порта
По скольку архитектура центрального процессора 16-ти разрядная, а микросхема порта 8-ми разрядная возможны 2 варианта подключения данной микросхемы. При передаче 8-ми разрядных данных интерфейс подключается к младшему байту шины данных, а центральный процессор программируется на вывод этого байта. Для передачи всего слова нужно использовать 2 контроллера.

Программируемый последовательный интерфейс.

Последовательный обмен данных регламентируется в стандарте RS232C.
Этот стандарт предусматривает для передачи информации 3 линии связи: общая, линия передачи (ВА) и линия приема (ВВ). Протокол обмена данными имеет следующий формат:

Функционально последовательный интерфейс реализуется на 2-х сдвигающих регистрах:

Последовательный интерфейс может работать в синхронном и асинхронном режиме. Синхронный режим подразумевает работу интерфейса приемника и передатчика под управлением системного генератора.

-----------------------
NMI

INTR

CLK

RESET

READY

TEST

MN/MX

HOLD

HLDA

GND

Un

AD0

AD1

AD15

AD16/ST3

AD19/ST6

RD

WR

M/IO

DT/R

DEN

ALE

INTA

BHE/ST7

К1810ВМ86

ЦП2

ША

ШД

OE

T

STB

OE

К1810ВА86

CS RD WR

CLK
RDY
CLR

MN/MX
M/IO
INTA
RD
WR

ALE
A0-A19

DT/R

DEN

К1810ВМ86

Un

ША

OE

T

STB

OE

CS RD WR

CLK
RDY
CLR

MN/MX
M/IO
INTA
RD
WR

ALE
A0-A19

DT/R

DEN

К1810ВА86

ШД

УВВ

RAM

К1810ИР82

К1810ГФ84

УВВ

RAM

К1810ИР82

К1810ГФ84

К1810ВГ88

ST0
ST1
ST2
DEN
PT/R
STB

M ROC
MW TC
AM WC
IORC
IOWC
AIOWC
INTA

память

ВГ88

ЦП1

ВМ86

DША

ВБ89
9

К ВБ89

ШУ

A19 –A0

ШД

CS RD WR

CS RD WR

ША

ИР82
3шт

ВА86
2шт

STB
OE

OE
T

1

CB

S0
S1
S2

CLK
IOB

AEN

CEN

MRDC
MWTC
AMWTC
IORC
IOWC
AIOWC
INTA

DT/R
DEN
ALE
PDEN

S0
S1
S2

CLK
IOB
AEN
CEN

MRDC
MWTC
AMWTC
IORC
IOWC
AIOWC
INTA

DT/R
DEN
ALE
PDEN

CB

X1
X2
F/C
CSYNC
PCLK
OSC
RES

CLK
READY
RESET
AEN1
AEN2
RDY1
RDY2
Uc
GRD

ШД

Приоритетный контроллер

CBRQ

BCLK

BUSY

АШ3

BPRN BPRQ

BPRN BPRQ

BPRN

АШ2

АШ1

BCLK

BUSY

CBRQ

АШ3

BPRQ

BPRQ BPRN

BPRQ BPRN

BPRN

АШ2

АШ1

BA

S0
S1
S2

INIT
BCLK
BPRN

LOCK
CLK
CRQ/
CR
RESB
ANYRQST
IOB

SYSB/RESB

BREQ

BPRO

BUSY

CBRQ

AEN

АШ

УВВ

ВГ88

BPRQ BPRN

СШИ

ВГ88
AEN

S0 AEN
S1 АШ
S2 IOB

ДШ

AEN

СШИ

ВГ88

Приоритетный контроллер

Ведущий
ЦП

Ведомый ЦП

1

СШ

РШ

RQ/GT

PIC

IRQ0
IRQ1
…

IRQ7

A0

CS
WR
RD
INTA

D0
D1
…

D7

INT

CAS0
CAS1
CAS2

SP/END

ЦП

ST0

ST1

ST2
INTR

CВ

IOWC

IORC

INTA

ST0

ST1

ST2

1

WR

CS

RD

INTA

INT (17)

ST0

ST1

ST2

IOWC

IORC

INTA

CВ

ST0

ST1

ST2
INTR

ЦП

ST0

ST1

ST2

IOWC

IORC

INTA

CВ

А0 – А19

D0 – D15

CS2 ПЗУ

Ст. Мл.

CS1

D8-D15 D0-D7

&

1

A1 – A13

A1 – A13

A14

MEMR

MEMW

BHE

A0

R/W

A14

MEMR

CS2 ПЗУ

Ст. Мл.

CS1

D8-D15 D0-D7

CSH CSL

CSH CSL

CS

ША

ШД

ШУ

ША

ШД

Сиг. упр

Массив микросхем

Контроллер

ДША

&

&

&

&

MEMR

MEMW

A14

Выбор ОЗУ

Выбор ПЗУ

А14

А15

выбор

1

&

А14

А15

выбор

СОМ

X0/DP2
X1/CLK
AL0
…

AL7
AH0
…

AH7
B0
B1/DP1
WR
RD/S1
PCS

OUT0
…

OUT7
WE
CAS
RAS0
RAS1
RAS2

XACK
SACK
16 / 64

СОМ

X0/DP2
X1/CLK
AL0
…

AL7
AH0
…

AH7
B0

B1/DP1

WR

RD/S1

PCS

OUT0
…

OUT7
WE
CAS
RAS0
RAS1
RAS2
RAS3
XACK
SACK

16 / 64

1

1

1

MRTC

A19

MWTC

A18

A17

CLK

1

1

БАНК0

WE
A0-A7
CAS
RAS

WE

D0-D7

A0-A7
CAS
RAS

A0-A7
CAS
RAS

A0-A7
CAS
RAS

D8-D15

A0

BHE

БАНК1

БАНК2

БАНК3

1

1

RD

WR

IOR

IOW

IOW

IOR

WR

RD

1

1

1

M/IO

ВУ1

СS

WR

RD

ВУ2

CS

WR

RD

1

&

&

WR

WR

BHE

A0

IOW

IOR

D0-D7

D8-D15

ДША

RG
OE

T

CS

ВУ

WR RD

1

&

&

1

D0-D7

D0-D7

D8-D15

RG

OE T

BHE

D0
D1
D2
D3
D4
D5
D6
D7

RD

WR

A0
A1

RESET
CS

A0-A15

IOR

D0
…
D7

INT

CAS0
CAS1
CAS2

SP/END

IOW

IOW

PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7

PB0
PB1
…
PB7

PC0
…
PC7

PPI

D0

D1

D2

D3

D4

D5

D6

P

стоп

Хол.
Сост

Старт бит

Хол.
Сост.

стоп

Регистр сдвига

Регистр сдвига

IORC

CLK

D0-D7

вывод

прием

IOWC

CLK

Страницы: 1, 2, 3