Схема включения арбитража шин при последовательном методе:
При последовательном разрешении приоритетов веса арбитров задаются подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальный приоритет будет иметь 1-й АШ, а минимальный – 3-й.
Схема параллельного разрешения приоритетов предполагает использование дополнительного приоритетного контроллера .
В простейшем случае при аппаратном задании весов приоритетов, приоритетный контроллер представляет собой схему, выполненную на логических элементах. Более сложные приоритеты устанавливаются программным путем.
В этом случае приоритетный контроллер имеет связь с шиной данных. В состав приоритетного контроллера входят схемы циклического перераспределения приоритетов .
Арбитр шин может обслуживать 2 микропроцессора:
RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другого в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес всей конкретной схемы. Их в многопроцессорной схеме может быть много.
Для подключения к системной или резидентной шине используется контроллер системной шины К1810ВГ88.
Интерфейсы микропроцессорных систем.
Интерфейсы предназначены для организации взаимодействия между микросхемами организующими функциональные модули при построении вычислительной системы. Для организации взаимодействия между вычислительной машиной при организации вычислительных комплексов. Интерфейсы регламентируют правило взаимодействия между всеми функциональными модулями микропроцессорной системы, устанавливают взаимодействие и определяют протоколы и порядок обмена информацией.
Конфигурации интерфейсов разработаны исходя из следующих требований:
1) получение нужного быстродействия и организации стандартного обмена информацией между блоками вычислительной системы независимо от их быстродействия;
2) простота наращивания структуры многопроцессорного комплекса и возможность доступа для диагностики;
3) широкая область применения.
Электрические соединения между выводами микросхем выполняются электрическими связями или линиями. Эти линии сгруппированы по определенному функциональному назначению образуют шину адреса, шину данных и шину управления. Совокупность шин образует магистраль. В зависимости от функционального назначения интерфейсы классифицируются по следующим принципам:
- по способу создания функциональных модулей;
- по способу передачи данных – параллельный, последовательный и последовательно-параллельный ;
- по режиму передачи данных –односторонние, 2-х сторонние, одновременная или поочередная передача.
- по принципу обмена информацией – синхронный и асинхронный.
Интерфейсы в системе MULTIBUS.
Предназначены для организации микропроцессорных модулей. На базе МП К1810 разработаны 2 разновидности интерфейсов – I и II
Интерфейс в системе MULTIBUS состоит из 5-ти магистралей:
- параллельная системная;
- параллельная локальная магистраль LBX;
- многоканальная магистраль в/в MSW;
- локальная в/в SBX;
- управляющая последовательная магистраль – BITBVS;
- Последовательная системная магистраль – SSB;
Параллельная локальная магистраль.
LBX предназначена для подключения к вычислительной системе дополнительных блоков или модулей памяти. С ее помощью можно подключить от 2-х до 5-ти модулей памяти.
Функциональные возможности: может позволить организовать по ней обмен информацией в режиме прямого доступа к памяти. Линии этого интерфейса стандартизованы, образуют 60-ти проводниковый жгут и имеют следущее функциональное назначение:
AB0-AB23 – линия шины адреса;
DB0-DB15 – линия шины данных;
TRAP – разряд проверки четности;
BHEN – разрешение на передачу старшего байта.
ASTB – строб сопровождения информации об адресе; DSTB – строб сообщения данных; R/W - сигнал записи / чтения; XACK- подтверждение передачи в устройство; LOCK – блокировка магистрали; SHRA – запрос на переход в режим прямого доступа к памяти; SMACK- ответ на переход в режим прямого доступа к памяти. CN0 - линия заземления.
Магистраль работает в режиме чтения/ записи данных. Информация об адресе сопровождается сигналом ASTB, а данных DSTB. Подтверждение приема сопровождается сигналом XACK, обмен информацией происходит в параллельном коде.
Магистраль многоканального в/в MSN.
Предназначена для освобождения системной магистрали от операции в/в при обращении к внешним устройствам. С помощью этой магистрали можно подключить до 16-ти внешних устройств передающих 8 либо 16 разрядные данные со скоростью 8 Мбайт/с. Максимальная длинна этой магистрали до 15 метров. Выполняется в виде стандартного 60-контактного жгута, линии которого имеют следующее функциональное назначение:
AD0-AD15 – мультиплексированная шина адреса/ данных;
GND- линия заземления;
PB,*PB – дифференциальные сигналы дополнения данных до четности.
R/W,*R/W – дифференциальные сигналы чтения /записи.
A/D,*A/D –Дифференциальные сигналы управления адресом/данными;
DRDY,*DRDY – дифференциальные сигналы готовности информации на шине
А/D;
AACC – признак приема адреса исполнителем;
DACC – ответ исполнителя при приеме данных;
STQ – завершение процедур обмена;
SRQ – запрос состояния устройства для передачи информации;
RESET – сброс;
SA – готовность передатчика информации.
Магистраль локального в/в SBX.
Предназначена для подключения к одноплатным вычислительным машинам дополнительные платы сопроцессора. Подключается плата с расширенной 2-й системой, арифметикой, графикой. Магистраль имеет 60-ти проводную структуру, линии которой имеют следующее назначение:
MA0-MA2 –младшие разряды адреса, задающие адрес порта при подключении сопроцессора;
MCS0-MCS1 – сигналы выбора микросхем в плате микропроцессора;
MD0-MDF – 16 линий данных;
IORD – сигнал сопровождения адреса при выдаче информации из сопроцессора;
IOWRT – сигнал сопровождения адреса при выдаче информации в сопроцессор;
RESET – сброс линии или начальная установка;
MWAIT – ожидание сигнала сопровождения процедуры обмена сопроцессора;
MDRQT – запрос режима прямого доступа к памяти у ЦП;
MDACK – подтверждение прямого доступа к памяти;
TDMA – сигнал завершения работы каналов прямого доступа к памяти;
MCLK – сигнал синхронизации для сопроцессора;
MPST – признак наличия модуля расширения, сопроцессора. С помощью магистрали можно подключить 8 сопроцессоров со скоростью передачи информации не более 10 Мбайт /с.
Магистраль связи BITBUS.
Последовательная управляющая магистраль предназначенная для передачи информации в режиме синхронной передачи до 30 метров, в режиме асинхронной передачи до нескольких километров. В режиме синхронной передачи скорость может быть 500 Кбит/с либо 2,4 Мбит/с.
В режиме асинхронной передачи скорость может быть – 62,5 Кбит/с либо 375 Кбит/с.
Магистраль предназначена для регистрации локальных сетей. Физически она представляет собой 9-ти канальный жгут проводов, имеющий функциональное назначение.
DATA,*DATA – дифференцированная сигнальная пара – линия для передачи данных.
DCLK / RTS, *DCLK / RTS – дифференциальная пара – сигнальная, синхронизации управления.
GND, +12D – общая линия управления
ZGND – 3-е состояние
Обмен информацией по этой магистрали выполняется кадрами, которые имеют следующий формат:
Параллельная системная магистраль. Предназначена для подключения к центральному процессору для подключения устройств (до 20-ти устройств).
Внешние прерывания бывают:
1) маскируемые, поступающие по входу INTR;
2) немаскируемые, поступающие по входу NMI. На запросы на немаскируемые прерывания МП обрабатывает всегда независимо от состояния флага прерывания;
Процедура обслуживания внешних прерываний выполняется с помощью специального контроллера прерываний КР1810ВН59.
Микросхема представляет собой программируемый контроллер прерываний позволяющий одновременно обслуживать 8 внешних устройств. Может работать с
К1810 и К580. Функциональные возможности микросхемы допускают каскадирование (можно обслуживать до 64 внешних устройств).
IRQ0-IRQ7 – запросы на прерывания. Если программируемым путем не произведено перераспределение приоритетов, то IRQ – маскируемый приоритет.
A0 – адрессный вход для подключения младшей линии адреса. СS – выбор микросхемы. WR – запись информации в микросхему. RD – чтение. INTA – подтверждение прерывания. D0–D7 – входы данных (для программирования микросхемы). Подключаются к младшему байту шины данных. INT – вход прерывания. CAS0-CAS2 – входы для каскадирования микросхем.
Микросхема может работать в режимах программирования и режиме обслуживания переферии. Режим программирования задается CS=0.
Схема подключения контроллера к системной шине.
Схема каскадирования.
Организация запоминающих устройств.
Для запоминания информации в цифровых схемах используется либо триггер, либо конденсатор. В зависимости от типа запоминающего устройства различают память SIMM и DIMM.
При подключении запоминающего устройства к системной шине нужно организовывать передачу не только слов, но и отдельных файлов. Для реализации этого блоки памяти обычно выполняются в виде 2-х банков. Младший подключают к линиям данных D7-D0 и содержит байты с четными адресами. Для выбора этого банка в микропроцессорной системе используется А0=0. Старший байт D8-D15 – А0=1. При передаче байта данных его нужно переслать в ячейку памяти с четными адресами. В этом случае цикл обмена данными составляет 1 период системной синхронизации. Вид пересылки данных по системной магистрали определяет кроме сигнала А0 еще сигнал BHE. А0 совместно с BHE образуют:
|A0 |BHE |Вид посылки | |0 |1 |Мл. байт | |1 |0 |Ст. байт |
Выработка сигналов А0 и BHE выполняется автоматически под действием управляющей программы. Для упрощения схемы подключения при организации ПЗУ следует учесть тот факт, что при чтении информации из запоминающего устройства на шину данных всегда выставляется 2 байта данных, Селекцию необходимой информации выполняет ЦП и выбирая нужную, помещает ее в свои внутренние регистры. Следовательно сигналы А0 и BHE к ПЗУ можно не подключать. При обращении к ОЗУ для выбора банка данных можно использовать сигналы А0 и BHE. Обращения к ПЗУ стробируется сигналом МЕМR и MEMW.
Страницы: 1, 2, 3
