Нехай ми маємо на входах тригера R=0 та S=0.Якщо початковий стан тригера Q=0, то з виходу Q логічний 0 подається до одного із входів елементу В; при цьому на обох входах елементу В діють логічні нулі і на виході елементу є сигнал 1. З виходу елементу В логічна 1 потрапляє на вхід елементу А, що забезпечує на його виході рівень логічного 0. Це один із стійких станів тригера. У стані 1 тригера Q=1, і відповідно , при цьому на обох входах елементу А діють логічні рівні 0, що забезпечує Q=1.

Таким чином, у кожному з двох стійких станів тригера елементи А і В знаходяться у протилежних станах. Перемикання тригера з одного стійкого стану до іншого відбувається при надходженні активних сигналів на входи. Якщо R=1, тобто, якщо тригер знаходився у стані 0(Q=0), то цей стан не зміниться. Якщо ж тригер знаходився у стані 1, то при надходженні сигналу R=1 він перейде до стану 0. Аналогічно, якщо S=1, то Q=1.

Одночасне надходження активних сигналів 1 на обидва входи (S=R=1) є неприпустимим, через те, що при цьому на обох входах встановлюється стан 0, а після припинення дії активних сигналів стан тригера лишатиметься невизначеним: через випадкові чинники тригер може перейти до стану 1 або 0. Наведений вище алгоритм функціонування тригера може бути наглядно поданий за допомогою таблиці переходів (табл.1).

Таблиця1

У цій таблиці Qt - початковий стан тригера, Qt+1 - наступний стан тригера, у який він перейде після надходження на його входи комбінації сигналів R та S.

Висновки:

При S=R=0 тригер залишається у попередньому стані (режим зберігання інформації)

При R=1; S=0 тригер переходить до стану 0 незалежно від попереднього стану. Аналогічно при R=0; S=1 тригер переходить до стану 1 незалежно від попереднього стану

Комбінація вхідних сигналів S=R=1 є забороненою для RS-тригера з прямими входами.

2.2. Асинхронний RS-тригер з інверсними входами.

Асинхронний RS-тригер з інверсними входами побудований на елементах ТА-НІ. При цьому активним логічним рівнем на його входах є рівень логічного 0, а пасивним - рівень 1. Схема та графічне позначення такого тригера подані відповідно на рис.2а,б. Можливі стани тригера показані у таблиці переходів (табл.2).

Таблиця 2

Висновки:

При S=R=1 тригер залишається у попередньому стані.

При R=1; S=0 Qt+1=1 і аналогічно при R=0; S=1 Qt+1=0

Комбінація S=R=0 є забороненою.

Рис. 2

2.3. Синхронний RS-тригер.

Синхронний RS-тригер відрізняється від асинхронного наявністю С-входу, на який надходять синхронізуючі (тактові) сигнали. Синхронний тригер складається з асинхронного RS-тригера та комбінаційного цифрового пристрою, як показано на рис.3а . Графічне позначення такого тригера подані відповідно на рис. 3б.

За допомогою логічних елементів ТА-НІ, які створюють вхідний комбінаційний пристрій, забезпечується передавання активних рівнів сигналів на інформаційних входах S та R синхронного тригера на інверсні входи внутрішнього асинхронного тригера лише за умов наявності логічної 1 на синхровході С. При С=1 стан тригера визначається сигналами на його входах аналогічно до розглянутого вище асинхронного тригера. При С=0 тригер не реагує на рівні сигналів на входах S та R. Алгоритм функціонування тригера поданий у таблиці переходів (табл.3).

Рядки, де С=0 у таблиці відсутні через те, що вони не несуть корисної інформації.

Рис. 3

Таблиця 3

Очевидно, що таблиця переходів такого синхронного тригера практично співпадає з таблицею переходів асинхронного RS-тригера з прямими входами (якщо не брати до уваги стовпець С таблиці 3), хоча у схемі (Рис.3) застосовано асинхронний RS-тригер з інверсними входами. Справа у тому, що всередині схеми, наведеної на Рис.3, двічі відбувається інвертування тих самих сигналів (на виходах елементів ТА-НІ комбінаційного пристрою та на інверсних входах асинхронного тригера, що у відповідності до закону про подвійну інверсію=x означає відсутність інверсії взагалі. Таким чином, у схемі на рис.3а можна виключити усі позначки внутрішніх операцій інвертування і при цьому для отриманої схеми буде справедлива таж сама таблиця переходів.

Висновки:

Наявність входу синхронізації С розширює можливості тригерів. Тому практично усі тригери, які виробляє промисловість мають такий вхід. При цьому залишається можливість працювати і у асинхронному режимі: для цього лише потрібно подати на вхід С рівень логічної 1.

Головним недоліком RS-тригерів є наявність заборонених комбінацій сигналів.

JK-тригери

Універсальний JK-тригер функціонує майже так само, як і звичайний RS-тригер. При цьому вхід J виконує роль входу S, а вхід K- входу R. Таким чином активний сигнал (рівень логічної 1), поданий на вхід J, переводить тригер у стан 1, а поданий на вхід К - у стан 0. Різниця полягає лише у тому, що при J=K=1 тригер змінює свій стан на протилежний. JK-тригер не має заборонених комбінацій вхідних сигналів, наявність яких була головною вадою RS-тригерів.

Найпростіший JK-тригер у базисі ТА-НІ можна побудувати на тому ж наборі елементів, що й розглянутий вище синхронний RS-тригер. Схема такого тригера подана на рис. 4. Алгоритм його функціонування поданий у таблиці переходів 4.

Таблиця 4

4. D і T тригери

4.1. Тригер з лічильним входом (Т-тригер).

Як було розглянуто раніше, при надходженні на обидва інформаційні входи JK-тригера рівней логічної 1 (J=K=1), він переходить до протилежного стану. З цієї точки зору найбільш доцільним способом перетворення JK-тригера на Т-тригер є просте об'єднання його J і K-входів для отримання лічильного Т-входу, як це зображено на рис.6а.

На практиці частіше за все використовують схему Т-тригера, у якій у якості Т-входу використовують вхід С синхронного -тригера, а на J,K входи подають рівень логічної 1, як це зображено на рис.6б. Алгоритм функціонування Т-тригера (однаковий для схем на рис.7а та 6б подано у вигляді таблиці переходів (табл.5). Умовне графічне зображення тригера показано на рис.6в.

Рис. 6

4.2.Тригер затримки (D-тригер)

D-тригер має один інформаційний вхід (D- вхід) і вхід синхронізації С. Цей тригер завжди побудовано як синхронний та двохступеневий. Головне призначення D-тригера - затримка сигналу, який подано на вхід D. D-тригер може бути отриманий з JK-тригера після об'єднання входу K з входом J через інвертор так, як це зображено на рис.7а. Отриманий таким чином вхід називають D-входом. Функціонування D-тригера відображено у таблиці переходів табл.6, у якій виключені рядки для С=0. При С=0 тригер може необмежений час зберігати раніше встановлений стан. При С=1, інформація, що надходить на вхід D, потрапляє до тригера, але на виході його вона з'явиться з затримкою на один такт. Графічне позначення D-тригера зображено на рис.7б.

Рис.8

В И С Н О В К И

Найпростішими елементами з пам'яттю є тригери - логічні елементи, яки можуть знаходитись у одному з двох стійких станів і переходити до іншого стану під впливом зовнішніх сигналів (через це тригер інколи називають бістабільним елементом). Перехід у інший стан частіше за все залежить не тільки від поточних значень вхідних сигналів, але й від попереднього стану тригера.

За функціональними можливостями розрізняють:

Тригер з окремим встановленням станів 0 та 1 (RS-тригер). R(від англійського RESET) - окремий вхід 0. S(від англійського SET) - окремий вхід встановлення тригера у стан 1.

Універсальний тригер з інформаційними входами J та K(JK-тригер). Тут J- вхід для встановлення універсального тригера у стан 1. K - вхід для встановлення універсального тригера у стан 0.

Тригер, який отримує інформацію лише через один вхід D (тригер затримки або D - тригер, від англійського DELAY - затримка). Тут вхід D - це інформаційний вхід для встановлення тригера у стан, який відповідає логічному рівню на цьому вході.

Тригер із лічильним входом (Т-тригер). Тут вхід Т - це лічильний вхід.

Тригери на логічних елементах, є основою побудови складних функціональних пристроїв.

У апаратурі військового зв'язку та АСУ тригери застосовують для:

побудови лічильників імпульсів;

ділення частот надходження імпульсів;

побудови регістрів;

побудови розподілювачів імпульсів;

побудови запам'ятовуючих пристроїв.

Страницы: 1, 2