|
|
МК операционного устройства содержит код микрооперации F6...F4, номер регистра общего назначения F3...F0, который является приемником или источником информации. Маскирующий сигнал К, в общем случае является двухразрядным, ВА - сигнал разрешения выдачи адреса и ВД - сигнал разрешения выдачи данных. МК ОУ:
F6...F4
F3...F0
K
BA
ВД
21. СТРУКТУРНАЯ СХЕМА И ПРИНЦИП ДЕЙСТВИЯ
БЛОКА МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ (БМУ)
На входы K7...K0 БМУ подается код команды, который является адресом первой микрокоманды (МК) микропрограммы выполняемой команды.
По сигналу ЗМ=1 адрес первой команды загружается в регистр адреса МК. Регистр позволяет адресовать 4-х разрядный номер колонки (16 колонок) и 5-ти разрядный. номер строки (32 строки).
Код К7...К0 - 8-ми разрядный, поэтому первоначально в старшем разряде номера строки записывается 0. Такая разрядность регистра адреса МК позволяет адресовать 512 ячеек ПЗУ, расположенных в 16-ти колонках и 32-х строках.
В первой МК БМУ содержится способ формирования адреса следующей МК. Поля УА6...УА0 первой МК подаются на логическую схему определения адреса следующей МК. Сформированный схемой адрес подается в регистр адреса МК и через выходные буферы 1 и 2 на адресную шину, связывающую БМУ с управляющей памятью.
Считывание номера колонки с вых. буфера 1 происходит при подаче на вход "общий строб" единицы.
Считывание номера строки через выходной буфер 2 происходит при подаче "1" на входы "общий строб" и "разрешение строки". Команда БМУ в поле УА6...УА0 в старших разрядах содержит вид перехода, а в младших номер строки или столбца. Например первая команда JCC - команда безусловного перехода в текущей колонке содержит в разрядах УА6 и УА5 указания вида перехода, в остальных разрядах номер строки, номер колонки не изменяется. Вторая команда JZR - команда безусловного перехода в нулевую строку. В разрядах УА6...УА4 указывается вид перехода, в остальных разрядах - номер колонки, а в адресе строки указывается нулевая строка. Если при выполнении команды JZR приходим к ячейке с адресом (0,15), т.е. нулевая строка, 15-ая колонка, вырабатывается сигнал строб разрешения прерывания. Этот сигнал подается на блок приоритетного прерывания (БПП), и если до этого поступил запрос на прерывание, то выход строк БМУ отключается от ПЗУ и на ПЗУ подается номер первой строки первой команды прерывающей команды. Если запроса на прерывание не было, продолжает выполняться основная программа и на входы К7...К0 подается код следующей команды.
Признаки участвуют в формировании адреса следующей МК при условных переходах. Признаки, такие как сдвиг вправо и цифра переноса подаются от центрального процессорного элемента (ЦПЭ) по единой шине на вход Ф триггера признаков. В поле признаков содержится сигнал УФ0...УФ1, по которым признак записывается в регистр признаков и сигналы УФ2 УФ3, по которым признак считывается из регистра признаков через выходной буфер 3 на выход Фв, с которого они подаются на вход ЦПЭ.
В третьей команде условного перехода JFL по содержимому триггера признаков младший разряд номера колонки равен содержимому триггера признаков.
22. БЛОК ПРИОРИТЕТНОГО ПРЕРЫВАНИЯ (БПП)
Каждой команде соответствует микропрограмма, состоящая из отдельных микрокоманд (МК). На входы К7...К0 БМУ подается код команды, который является адресом первой МК микропрограммы данной команды в управляющей памяти. 1-ая МК содержит указания, как формировать адрес второй МК. Этот адрес формируется логической схемой определения адреса следующей МК. Последняя МК каждой микропрограммы содержит указание JZR о переходе в нулевую строку 15-ой колонки. По этому адресу содержится МК, в поле ЗМ которой содержится "1". К этому времени на входах К7...К0 поступает код следующей команды, который по сигналу ЗМ=1 загружаются в регистр адреса МК (РАМК). Так происходит выполнение программы в отсутствие прерываний.
На выходе прерывания (ПР) БПП формируется сигнал, при этом устанавливается такой уровень, что мультиплексор М передает номер строки с выхода БМУ на вход Астр ПЗУ. При выполнении JZR (переход по адресу (0,15) ) формируется сигнал строб разрешения прерывания равный "1", который подается на вход БПП. Если во время выполнения текущей программы поступил запрос на прерывание, то микропроцессор, выполнив текущую команду передает в стек номер следующей команды (команда возврата) и результат выполнения текущей команды.
При наличии "1" на входе строб разрешения прерывания (СРП) и запроса на входе запроса (ЗП), БПП на выходе прерывания вырабатывает сигнал, отключающий мультиплексор М от выхода МА1..МА4 подает номер строки в ПЗУ с выхода код прерывания (КП) БПП.
Первая МК первой прерывающей команды содержит код адреса (31,15), где 15 - номер колонки, который сохранился при выполнении последней МК текущей команды, а 31 = 11111(2) номер строки в 15-ой колонке, который образуется подачей +5В через резистор на входы Астр ПЗУ. Блок БПП содержит специальный блок уровня приоритета. Приоритет кодируется 3-х разрядным кодом. Преимущество имеет устройство с более низким уровнем приоритета. Если поступил запрос сразу от нескольких устройств, то устройство сравнения приоритета выявляет более низкий уровень и этот запрос удовлетворяется первым. По окончании прерывания программы последняя МК, которой является JZR (переход по адресу (0,15) ) по сигналу ЗМ = 1 загружается очередная команда основной программы.
23. СХЕМА УСКОРЕННОГО ПЕРЕНОСА (СУП)
Предназначена для формирования цифры ускоренного переноса параллельно с суммированием операндов в ЦПЭ. Цифра переноса формируется в СУП в том случае, если ai и bi равны 1. ЦПЭ в этом случае вырабатывает сигнал Yi = ai bi = 1. Или если один из операндов и цифра переноса из младшего разряда равны единице, то :
В том случае, если Xi и Pi равны 1, цифра переноса в старший разряд - 1.
Условие формирования цифры переноса :
24. СХЕМА ОДНОРАЗРЯДНОГО СУММАТОРА С ФОРМИРОВАНИЕМ ЦИФРЫ ПЕРЕНОСА В СУП
Цифра переноса поступает по общему входу переноса и сдвига вправо с выхода регистра признаков БМУ. Цифра переноса подается в схему ускоренного переноса и в младший разряд младшего ЦПЭ. В данной схеме объединены 8 ЦПЭ для обработки 16-ти разрядных данных. Сдвиг вправо передается сквозным переносом между центральными процессорными элементами. Цифра переноса формируется в СУП одновременно с суммированием операндов в ЦПЭ. Сдвиг вправо из младшего разряда и цифра переноса из старшего разряда старшего ЦПЭ передается на объединенный выход переноса, который соединяется с входом признаков БМУ. Последняя цифра переноса может формироваться как в последнем ЦПЭ, так и в СУП, в зависимости от того, какой сигнал подается на вход разрешение переноса (РП). Если РП = 1, то цифра переноса снимается с выхода СУП, а если РП = 0, то с ЦПЭ.
За счет применения СУП время выдачи переноса С9 из старшего разряда старшего ЦПЭ сокращается до 20 нс.
25. ОРГАНИЗАЦИЯ ПАМЯТИ ЭВМ
Память ЭВМ организована по иерархической лестнице, т.е. устройства обладающие большим объемом памяти обладают меньшим быстродействием. Наибольшим быстродействием обладают СОЗУ (сверх ОЗУ). Они обычно реализуются на регистрах, поэтому в МП СОЗУ называется РОН. Объем памяти СОЗУ очень мал. Обычно памятью машины называют ОЗУ. Быстродействие ОЗУ должно быть не меньше чем быстродействие электронных схем операционной части, памяти должно быть достаточно для записи программы решаемой задачи, а так же исходных данных, промежуточных и конечных результатов. Внешние запоминающие устройства обладают практически неограниченным объемом памяти и наименьшим быстродействием. ОЗУ не сохраняет информацию при отключении питания. Существуют ПЗУ, которые сохраняют информацию при отключении питания. ПЗУ работают только в режиме чтения, а ОЗУ в режиме чтения и записи. Существуют перепрограммируемые ПЗУ (ППЗУ), которые сохраняют информацию при отключении питания и допускают запись информации. При этом время записи во много раз больше времени считывания. Считывание информации из ОЗУ может происходить с разрушением информации или без.
При разрушении информации при считывании необходимо дополнительное время на восстановление информации. Время считывания состоит из времени поиска адреса, времени собственного считывания и времени регенерации (восстановления) считанной информации. ОЗУ реализуется на микросхемах. Элемент памяти реализован на триггерах. Триггер может быть построен на биполярных и униполярных транзисторах.
По шине адреса (ША) в регистр адреса поступает n - разрядный двоичный код адреса. n1 разряд используется для записи номера строки, а n2 - для записи номера столбца. Дешифраторы строк и столбцов вырабатывают управляющие сигналы на соответствующих выходах. Под действием этих управляющих сигналов происходит выбор адресуемого элемента памяти, если на входе выбора кристалла (ВК) дешифратора строк "1", то ОЗУ находится в режиме хранения. Если на ВК "0", то ОЗУ находится или в режиме чтения, или в режиме записи. Нормальным является режим чтения. Информация поступает через усилитель чтения (УЧ) и выходной триггер.
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12
При использовании материалов активная ссылка на источник обязательна.