И, наконец, последний девятнадцатый регистр TR служит для организации многозадачной работы процессора в защищенном режиме. В обычном режиме он просто недоступен. Этот регистр служит селектором сегмента состояния задачи. Существуют выполняемые только в защищенном режиме команды чтения этого регистра TR и записи в него.
Таким образом, а процессоре 80286 при сравнении его с 8086 появилось пять новых "видимых" регистров и шесть "невидимых", четыре из которых связаны с регистрами CS, DS, SS, ES. Все новые регистры служат для управления доступом к памяти и организации многозадачной работы процессора.
Системная плата предусматривает подключение двух банков памяти, каждый из которых содержит 128K 18-разрядных слов; при этом общий объем памяти составляет 512 кбайт с контролем по четности.
Микропроцессор INTEL 80286 предусматривает 24-разрядную адресацию, 16-разрядный интерфейс памяти, расширенный набор команд, функции ПДП и прерываний, аппаратное умножение и деление чисел с плавающей запятой, объединенное управление памятью, 4-уровневую защиту памяти, виртуальное адресное пространство на 1 гигабайт (1 073 741 824 байта) для каждой задачи и два режима работы : режим реальной адресации, совместимый с микропроцессором 8086, и режим защищенной виртуальной адресации.
В режиме реальной адресации физическая память микропроцессора представляет собой непрерывный массив объемом до одного мегабайта. Микропроцессор обращается к памяти, генерируя 20-разрядные физические адреса.
20-разрядный адрес сегмента памяти состоит из двух частей: старшей 16-разрядной переменной части и младшей 4-разрядной части, которая всегда равна нулю. таким образом, адреса сегментов всегда начинаются с числа, кратного 16.
В режиме реальной адресации каждый сегмент памяти имеет размер 64 Кбайта и может быть считан, записан или изменен. Если операнды данных или команд попытаются выполнить циклический возврат к концу сегмента, может произойти прерывание или возникнуть исключительная ситуация ; например, если младший байт
слова смещен на FFFF, а старший байт равен 0000. если в режиме реальной адресации информация, содержащаяся в сегменте, не использует все 64 Кбайт, неиспользуемое пространство может быть предоставлено другому сегменту в целях экономии физической памяти.
Режим защиты предусматривает расширенное адресное пространство физической и виртуальной памяти, механизмы защиты памяти, новые операции по поддержке операционных систем и виртуальной памяти.
Режим защиты обеспечивает виртуальное адресное пространство на 1 гигабайт для каждой задачи в физическом адресном пространстве на 16 Мегабайт. виртуальное пространство может быть больше физического, т.к. любое использование адреса, который не распределен в физической памяти, вызывает возникновение исключительной ситуации, требующей перезапуска.
Как и режим реальной адресации, режим защиты использует 32-разрядные указатели, состоящие из 16-разрядного искателя и компонентов смещения. искатель, однако, определяет индекс в резидентной таблице памяти, а не старшие 16 разрядов адреса реальной памяти. 24-разрядный базовый адрес желаемого сегмента памяти получают из таблиц памяти. для получения физического адреса к базовому адресу сегмента добавляется 16-разрядное смещение. Микропроцессор автоматически обращается к таблицам, когда в регистр сегмента загружается искатель. Все команды, выполняющие загрузку регистра, обращаются к таблицам памяти без дополнительной программной поддержки. таблицы памяти содержат 8-байтовые значения, называемые описателями.
Микропроцессор 80286 работает с частотой 6 Мгц, в результате чего период синхроимпульсов составляет 167 Нс.
Цикл шины требует 3 периода синхроимпульсов ( включая один цикл ожидания); таким образом достигается 500-наносекундный 16-разрядный цикл работы микропроцессора. операции передачи данных по 8-разрядной шине на 8-разрядные устройства занимают 6 периодов синхроимпульсов (включая 4 цикла ожидания), в результате
чего достигается 1000-наносекундный цикл работы микропроцессора. Операции передачи данных по 16-разрядной шине на 8-разрядные устройства занимают 12 периодов синхроимпульсов ( включая 10 циклов ожидания ввода-вывода), в результате чего достигается 2000-наносекундный цикл работы микропроцессора.
Микропроцессор немаскируемых прерываний (НМП) 80286 и две микросхемы контроллера прерываний 8259A обеспечивают 16 уровней системных прерываний. ниже эти уровни приводятся в порядке уменьшения приоритета.
Замечание: как все прерывания, так и любое из них в отдельности, могут маскироваться (включая НМП микропроцессора).
Ниже приводится описание сигналов канала ввода-вывода системной платы. все сигнальные линии ТТЛ- совместимы. Адаптеры ввода-вывода должны рассчитываться максимально на две маломощных нагрузки ТТЛШ на одну линию.
Адресные разряды 0 - 19 используются для адресации к памяти и устройствам ввода - вывода внутри системы. эти 20 адресных линий, вместе с линиями LA17 - LA23, обеспечивают доступ к 16 Мб памяти. SA0 - SA19 выводятся в системную шину, когда 'BALE' имеет высокий уровень, и защелкивается по заднему фронту 'BALE'. Эти сигналы генерируются микропроцессором или контроллером ПДП. Ими могут также управлять другие микропроцессоры или контроллеры ПДП, находящиеся на канале ввода-вывода.
Эти сигналы (не защелкнутые) используются для адресации к памяти и устройствам ввода-вывода внутри системы, они обеспечивают доступ к 16 Мб памяти. Эти сигналы истинны, когда 'BALE' имеет высокий уровень. LA17 - LA23 не защелкиваются во время циклов микропроцессора и поэтому не сохраняют истинность в течение всего цикла. Целью этих адресных линий является генерация сигналов выбора памяти для циклов памяти с одним состоянием ожидания. эти сигналы выбора должны защелкиваться адаптерами ввода - вывода по заднему фронту 'BALE'. Этими сигналами могут также управлять другие микропроцессоры или контроллеры ПДП, находящи-еся на канале ввода-вывода.
CLK(O)
Это сигнал синхронизации системы с частотой 6 Мгц, он рассчитан на цикл микропроцессора длительностью 167 Нс. Рабочий цикл составляет 50% этого сигнала. Сигнал должен использоваться только для целей синхронизации. он не предназначен для тех случаев, когда требуется постоянная частота.
RESET DRV(O)
'RESET DRIVE' используется для очистки или инициализации логических схем системы при включении питания или при падении напряжения на линии. этот сигнал активен при высоком уровне.
SD0 - SD15 (ввод-вывод)
Эти сигналы обеспечивают установку разрядов 0 - 15 для микропроцессора, памяти и устройств ввода-вывода. D0 является младшим разрядом, а D15 - старшим. Все 8-разрядные устройства на канале ввода-вывода должны использовать для связи с микропроцессором разряды D0 - D7. 16-разрядные устройства используют разряды D0 - D15. для поддержки 8-разрядных устройств данные с линий D8 - D15 будут выводиться на линии D0 - D7 во время циклов 8-разрядных передач на эти устройства; при передаче данных из 16-разрядного микропроцессора на 8-разрядное устройство эти данные преобразуются в 8-разрядные.
BALE(O) (с буферизацией)
Сигнал 'BUS ADDRESS LATCH ENABLE' генерируется контроллером шины 82288 и используется на системной плате для защелкивания истинных адресов и сигналов выбора памяти, поступающих из микропроцессора. Канал ввода - вывода рассматривает его как индикатор истинного адреса микропроцессора или ПДП (когда используется
'AEN'). Адреса микропроцессора SA0 - SA19 защелкиваются по заднему фронту 'BALE'. Во время циклов ПДП на 'BALE' устанавливается высокий уровень.
I/O CH CK (I)
Сигнал '-I/O CHANNEL CHECK' обеспечивает системную плату информацией об ошибках четности в памяти или устройствах на канале ввода - вывода. Когда сигнал активен, он индицирует неустранимую системную ошибку.
I/O CH RDY (I)
Сигнал 'I/O CHANNEL READY' устанавливается памятью или устройством ввода-вывода на низкий уровень ( нет готовности), чтобы удлинить циклы ввода-вывода или памяти. Любое устройство с низким быстродействием, использующее эту линию, должно установить на ней низкий уровень, как только обнаружит свой истинный адрес
и команду чтения или записи. Машинные циклы продлеваются на целое число периодов синхронизации (167 Нс). Этот сигнал должен сохранять низкий уровень не менее 2,5 Мкс.
IRQ3 - IRQ7, IRQ9 - IRQ12 и IRQ14 - IRQ15
Сигналы 'INTERRUPT REQUEST' 3 - 7, 9 - 12, 14 и 15 используются для сообщения микропроцессору о том, что устройство ввода-вывода требует обслуживания. Запросы на прерывание имеют приоритетную структуру: IRQ9 - IRQ12, 14 и 15 имеют высший приоритет ( IRQ9 - наивысший), а IRQ3 - IRQ7 имеют низший приоритет (IRQ7 - наинизший). Запрос на прерывание генерируется, когда уровень на линии IRQ изменяется с низкого на высокий. Высокий уровень на линии должен сохраняться до тех пор, пока микропроцессор не подтвердит запрос на прерывание ( подпрограмма обслуживания прерываний ). IRQ13 используется на системной плате, но не доступен на канале ввода-вывода. IRQ8 используется для часов реального времени.
-IOR(I/O)
Сигнал '-I/O READ' обеспечивает передачу данных с устройства ввода - вывода в шину данных. Сигнал может управляться системным микропроцессором или контроллером ПДП или же микропроцессором или контроллером ПДП, находящимися на канале ввода-вывода. Этот сигнал активен при низком уровне.
-IOW(I/O)
Сигнал '-I/O WRITE' обеспечивает чтение данных из шины данных в устройство ввода-вывода. Сигнал может управляться любым микропроцессором или контроллером ПДП в системе, активен при низком уровне.
-SMEMR(O) -MEMR(I/O)
Эти сигналы обеспечивают передачу данных с устройств памяти в шину данных. '-SMEMR' активен только тогда, когда адрес выбора памяти находится в нижнем 1 Мб пространства памяти. '-MEMR' активен во всех циклах чтения памяти. '-MEMR' может управляться любым микропроцессором или контроллером ПДП в системе.
'-SMEMR' образуется из '-MEMR' и адреса выбора нижнего 1 Мб памяти. Если микропроцессор на канале ввода - вывода захочет управлять сигналом '-MEMR', то в течение одного периода синхронизации перед активизацией '-MEMR' все адресные линии на шине должны быть истинными. оба сигнала активны при низком уровне.
Страницы: 1, 2, 3
