Сімейство Virtex дозволяє реалізувати високопродуктивні, великої ємності, цифрові пристрої на одному кристалі. Різке збільшення ефективності реалізацій досягнуто завдяки новій архітектурі, більш ефективної для розміщення і трасування елементів. Усе це дозволяє використовувати кристали Virtex як альтернативу масочно-програмованим вентильним матрицям [36].
Створене на основі досвіду, придбаного при розробках попередніх серій FPGA, сімейство Virtex є революційним кроком вперед, що визначає нові стандарти у виробництві програмованої логіки. Поєднуючи велике розмаїття нових системних властивостей, ієрархію високошвидкісних і гнучких трасировочних ресурсів з передовою технологією виготовлення “кремнію”, сімейство Virtex надає розробнику широкі можливості реалізації швидкодіючих, великий логічної ємності цифрових пристроїв, при значному зниженні часу розробки.
Основними особливостями архітектури кристалів сімейства Virtex є гнучкість і регулярність. Кристали складаються з матриці конфігурованого логічного блоку (КЛБ), що оточена програмувальними блоками вводу-виводу (БВВ). Усі з’єднання між основними елементами (КЛБ, БВВ) здійснюються за допомогою набору ієрархічних високошвидкісних програмованих трасировочних ресурсів. Наявність таких ресурсів дозволяє реалізовувати на кристалі сімейства Virtex навіть самі об’ємні та складні проекти. Кристали сімейства Virtex виконуються на основі статичного ОЗП (Static Random Access Memory – SRAM), тому функціонування кристалів визначається конфігураційними даними, що завантажуються у внутрішні осередки пам’яті. Конфігураційні дані можуть завантажуватися в кристал кількома способами. У ведучому послідовному режимі (Master Serial) завантаження здійснюється з зовнішнього ПЗП і цілком керується самою FPGA Virtex. В інших режимах керування завантаженням здійснюється зовнішніми пристроями.
Конфігураційні дані створюються користувачем за допомогою програмного забезпечення проектування, наприклад: Xilinx Foundation і Alliance Series. Програмне забезпечення містить у собі схемне та текстове введення, моделювання, автоматичне та ручне розміщення, трасування, створення, завантаження та верифікацію завантажувальних даних.
На відміну від попередніх сімейств ПЛІС Xilinx, у серіях Virtex і Spartan градація по швидкодії позначається класом, а не затримкою на логічний осередок. Відповідно, у сімействах Virtex і Spartan чим більше клас, тим вище швидкодія.
З’єднання між КЛБ здійснюється за допомогою головних трасировочних матриць (ГТМ). У свою чергу, ГТМ - це матриця програмувальних транзисторних 2-спрямованих перемикачів, розташованих на перетинанні горизонтальних і вертикальних ліній зв’язку. Кожен КЛБ оточений локальними лініями зв’язку, що дозволяють здійснити з’єднання з матрицею ГТМ. Інтерфейс вводу-виводу VersaRing створює додаткові трасировочні ресурси по периферії кристала. Ці траси поліпшують загальну “трасируємість” пристрою та можливості трасування після закріплення електричних ланцюгів до конкретних контактів.
На сьогодні, фірма Xilinx позиціонує останнє сімейство цієї серії – Virtex-6, що оптимізовано для використання у високотехнологічній апаратурі. У його склад входять 2 підродини, що включають 9 кристалів різної логічної ємності:
- LXT – оптимізовано для виконання високопродуктивних логічних операцій і реалізації високошвидкісних послідовних інтерфейсів;
- SXT – оптимізовано для виконання високопродуктивних операцій ЦОС і реалізації високошвидкісних послідовних інтерфейсів.
Узагальнені параметри кристалів сімейства Virtex-6 представлені на рис. 3.19. При цьому, до основних особливості Virtex-6 варто віднести:
- 40-нм КМОП-технологію виробництва;
- напруга живлення ядра: 1,0 В або 0,9 В;
- зниження енергоспоживання до 50% у порівнянні з Virtex-5;
- підтримку великої кількості стандартів вводу-виводу, у тому числі:
o прийом/передача даних зі швидкістю 1,4 Гбіт/с по кожній диференціальній парі контактів;
o підтримка 1,2 і 2,5-В стандартів вводу-виводу;
o програмована затримка вводу-виводу;
o цифровий контроль імпедансу;
- новий логічний осередок з 6-входовими таблицями LUT (Look-Up Table) і двома тригерами;
- наявність великого числа апаратних ядер:
o GTX – 6,5 Гбіт/с прийомо-передавачі;
o Модуль PCI-Express c підтримкою 8-lane Gen1 (2,5 Гбіт/с) і 4-lane Gen2 (5,0 Гбіт/с);
o DSP48E1 – блок ЦОС, що складається з 25x18 множників, 48-бітового акумулятору, передсуматору та регістрів для конвеєризації;
o TEMAC – 10/100/1000 Мбіт/ Ethernet-контролер;
o Block RAM – блок пам’яті ємністю 36 кбіт, який можливо конфігурувати по 2 блоки по 18 кбіт;
o MMCMT – блок керування та синтезу сигналів синхронізації;
o System Monitor – блок моніторингу напруг живлення та температури, як усередині кристала, так і на зовнішніх мікросхемах;
- шифрування конфігураційної послідовності за алгоритмом 256-бітовий AES.
У цілому, фірма Xilinx пропонує розробникам не тільки самі ПЛІС, але і варіанти платформ, які можливо адаптувати під різні додатки [36].
Однак, для реалізації всього потенціалу SDR, як відзначалося в серії доповідей, необхідно, щоб розроблювачі чітко дотримувались вимог стандартів щодо конвертації вихідних програмних кодів у формат Software Communications Architecture (SCA). Це стосується не тільки мови високого рівня, але й програмування архітектури ПЛІС (наприклад, мовою VHDL), а також IP-блоків для ПЛІС сторонніх розроблювачів.
SCA-правила виконання проекту SDR вимагають модульної побудови програмного забезпечення (ПО), а також структурують модульні інтерфейси. Істотно, що засіб радіозв’язку не зможе пройти сертифікацію по стандартах НАТО без надання відповідно оформлених відкритих текстових кодів ПО SDR і прошивання ПЛІС. Відкриті тексти опису архітектури ПЛІС не тільки дозволять забезпечити надійність функціонування пристрою, але і спростять проблеми сумісності на міжнаціональному рівні, особливо при багатонаціональних розробках. Крім того, ефективніше охороняються права на інтелектуальну власність, оскільки простіше виявляти запозичення фрагментів чужих кодів. Звичайно, такий рівень відкритості повинний супроводжуватися попереднім патентуванням ПО згідно з національним законодавством. Хоча і вважається, що норми SCA досить складні для виконання, і ця архітектура не позбавлена визначених недоліків, однак поки для розробки платформ SDR нічого кращого не придумано.
Для аналізу можливостей практичної реалізації технологій ЦДУ на базі ЦАР і SDR та перспективних методів ЦОС в якості прототипу можливо обрати пристрій для реєстрації, цифрової обробки та синтезу аналогових сигналів із частотою дискретизації до 100 МГц ADC100AS2 (надалі – модуль ЦОС) фірми "Пульсар-ЛТД." (м. Дніпропетровськ, Україна) [37]. При цьому, для зниження економічних витрат проводилось тестування існуючих модулів ЦОС з інтерфейсом PCІ, що дозволяє застосовувати їх зі звичайним ПК. Зазначений пристрій ADC100AS2 (рис. 3.14) призначений для перетворення аналогових сигналів в цифрові коди, зберігання цих кодів і передачі їх по шині PCI. Аналогова частина пристрою зібрана на основі мікросхем АЦП AD9432 (12-Bit, 105 MSPS) фірми Analog Devices (США).
Модуль ЦОС підтримує режим роботи із зовнішньою або внутрішньою синхронізацією запуску процесу дискретизації, а також видачу синхроімпульсу запуску зовнішнього процесу. Встановлений на платі ЦАП і окрема буферна пам’ять ЦАП дозволяє синтезувати сигнал довільної форми з частотою дискретизації до 100 МГц. Разом з модулем поставляється відкрите програмне забезпечення.
Згідно [38], в ході проведення експериментальних досліджень було виявлено низку недоліків демонстраційного програмного забезпечення, які частково були усунуті:
1. Зроблено збереження існуючої конфігурації програми в іnі-файл (дозволило зберігати будь-який параметр у будь-якому місці програми, без прив’язки до порядку проходження параметрів, що зберігаються).
2. Введено збереження параметрів DACBіtRate, SampleRate, SіgnalPolarіty при запису до файлу образа сигналу.
3. Усунуто помилку в процедурі відкриття файлу образу сигналу (відкривався тільки файл, що був останній раз збережений).
4. Раніше до файлу образу сигналу записувалася вся вибірка з буферу АЦП. Тепер можна зберігати вибірку заданої довжини (наприклад, тільки відображуваної області вікна перегляду).
5. Внаслідок того, що програма не генерує всі необхідні типи сигналів, додатково введено можливість зчитування файлу образу сигналу, який був створений за допомогою іншого програмного забезпечення, наприклад, в пакеті MathCad.
6. До модернізації відбувалася помилка при спробі завантажувати 262144 відліку з файлу з меншим числом відліків. Тому змінена процедура зчитування з файлу образу сигналу, що дозволяє завантажувати до буферів ЦАП (АЦП) не 262144 відліків (повний розмір буферу), а кількість за довжиною файлу.
7. При завантаженні образу сигналу з файлу було неможливо відправити його в буфер ЦАП (це не було передбачено зовсім). Відповідно, доданий новий пункт у контекстне меню закладки ЦАП для можливості вибору крім заздалегідь прописаних типів сигналів любого образу сигналу.
8. В середині буфера відображення тепер можна здійснювати перегляд з кроком 1 або 10 відліків. Також додано переміщення на 100 відліків.
9. В режимі зовнішній синхронізації замість 128 значень регулювання порога синхронізації введено 4096 значень.
10. Здійснено можливість вибору необхідного розміру буфера АЦП і ЦАП.
11. Введено можливість компенсувати програмним шляхом зсув "нуля" (Offset) АЦП для вхідних сигналів і записаних у буфер.
12. З метою розширення функціональних можливостей програми "WІ_DO_Oscіlloscope" внесено зміни, що дозволяють проводити подальшу модернізацію програми. Зокрема, додані модулі частотного детектора та демонстрації проведення спектральної оцінки за методом Бартлета та MUSIC, а також одночасної роботи з кількома модулями в разі спільної обробки інформації.
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9
